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        小芯片堆疊技術引領先進處理器市場,各科技大廠加入布局

        2022-08-02 13:30:42 來源:EETOP

        摩爾定律(Moore′s Law)似乎面臨極限,要處理器性能持續發展,小芯片堆疊技術(Chiplet)成了重要解決方式。工程師正用堆疊把平面發展處理器結構變成立體堆疊結構,透過整合儲存、圖像、電源管理等功能芯片,將小芯片堆疊整合,再藉技術連結,提升處理器效能,且也達處理器面積縮小目標。

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        堆疊技術生產的處理器不只出現超級計算機,甚至索尼 PlayStation 5,處理器大廠 AMD 處理器也使用此方式設計。 蘋果 Mac Studio  M1 Ultra 處理器,以及數據中心高端服務器的英特爾 Ponte Vecchio 圖形處理器都采此技術。但小芯片處理器仍未現身移動設備,因相當耗電,以英特爾Ponte Vecchio圖形處理器來說,雖然服務器運算能力突出,但高達600瓦耗能,使堆疊技術無法落實到一般移動設備,如智能手機。

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        摩爾定律代表處理器發展以每兩年晶體管翻倍,但從納米進入埃米時代,技術克服越來越困難。要延續處理器效能提升發展,小芯片堆疊技術生產的處理器就成為解決方案之一。荷蘭半導體制造商艾司摩爾(ASML)已壟斷全球先進制程曝光機市場,2021年法說會指出,要處理器效能與面積再發展,只靠制程微縮會面臨瓶頸,必須堆疊架構才能達成。

        以前生產堆棧架構處理器并不容易,除了必須精準控制每個芯片制程,還要用技術連結芯片,就像兩個單位必須有交通連結?,F在這些問題都能通過先進工藝和封裝技術解決,將分隔兩地的芯片以技術整合至處理器,再以先進封裝連結芯片,不但減少數據傳輸瓶頸,甚至提高運作效率,讓處理器效能大大提升。International Business 前高層指出,這就像是將兩地單位集中到一棟樓,減少三分之一電路空間,也讓溝通像搭電梯更快速。

        建構處理器垂直架構核心,就在處理器各功能小芯片。每個小芯片透過堆疊整合至處理器,再以硅穿孔技術連結,完全封裝在處理器內,不需外部電路連結。小芯片溝通更快速,也能達到透過制程微縮生產處理器的運作效能。以英特爾 Ponte Vecchio 圖形處理器來說,每個圖形處理器都由 63 個小芯片連結。小芯片總堆疊面積為3,100平方公釐,含1,000億個晶體管。相比筆電核心處理器面積不到150平方毫米,約Ponte Vecchio圖形處理器堆疊面積5%,卻約15億個晶體管,僅Ponte Vecchio圖形處理器1.5%,運算效能也由此可知。

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        除了運作效能,先進制程芯片生產成本高得令人咋舌,未來2納米制程芯片設計成本將超過28納米14倍。但小芯片堆疊處理器因每個小芯片都能以需要制程生產,不需要耗資高成本,即便多數桌機與筆電處理器都還沒以這方式生產,英特爾仍表示,堆疊大小芯片給予效率更好、成本更省的生產方式。英特爾競爭對手AMD已是小芯片堆疊技術領先者,透過處理器外加上存儲器,使小芯片堆疊技術處理器,運算效能高于傳統處理器。

        EDA 大廠ANSYS指出,小芯片堆棧市場需求過去僅個位數,現在增加20倍之多,甚至英特爾AMD是競爭對手的半導體大廠也加入Universal Chiplet InterconnectExpress (UCIe)聯盟,一同與Arm、臺積電、三星等推動標準與技術。越來越多科技大廠對小芯片堆疊技術有濃厚興趣,陸續加入自研芯片以發展業務,有谷歌、亞馬遜、微軟、特斯拉等。未來可期待從云端服務器到智能手機、游戲主機與自駕車等都能看到小芯片堆棧架構為主的處理器。

        芯片堆疊處理器預計超越傳統制程處理器,專家提醒,小芯片堆疊處理器除了提高效能,因不需接電路,甚至是生產軟性終端設備的利器,且有團隊正在研究。盡管小芯片堆疊處理器仍有許多困難待克服,但運算能量很難不讓人注意,摩爾定律延續下去也可能得靠它。小芯片堆疊處理器發展,還只是開始。


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